سلام
چجوری می تونم از قسمت isim استفاده کنم یا بهتر بگم اصلا چجوری می تونم وارد این قسمت بشم؟
ممنون میشم کمکم کنید
سلام
باید اول برای برنامه ای که نوشتین یه فایل تست بنچ بنویسید، بعد اون فایل تست بنچ که سیگنال های مورد نیاز طرحطون رو فراهم میکنه، رو شبیه سازی کنید با isim
خود ise اگه تولباکس سمت چپ فایل تست بنچ رو باز کنید، همون تولباکس سمت چپ، دنبال یه چیزی شبیه simulation باشید، الان دقیقا نمیدونم چی بود
راستی فایل تست بنچ برای vhdl و verilog یکمی متفاوت بود ساختارش
من خودم با وریلاگ مشکل داشتم...
موفق باشید
(۰۳-اردیبهشت-۱۳۹۴, ۰۱:۰۸:۱۴)salehjg نوشته است: [ -> ]سلام
باید اول برای برنامه ای که نوشتین یه فایل تست بنچ بنویسید، بعد اون فایل تست بنچ که سیگنال های مورد نیاز طرحطون رو فراهم میکنه، رو شبیه سازی کنید با isim
خود ise اگه تولباکس سمت چپ فایل تست بنچ رو باز کنید، همون تولباکس سمت چپ، دنبال یه چیزی شبیه simulation باشید، الان دقیقا نمیدونم چی بود
راستی فایل تست بنچ برای vhdl و verilog یکمی متفاوت بود ساختارش
من خودم با وریلاگ مشکل داشتم...
موفق باشید
باتشکر از راهنمای تون
من فایل اول برنامه رو تو VHDL module نوشتم بعد روش کلیک راست کردم و از new source فایل test benchرو ساختم تا اینجا روندم درسته؟
(۰۳-اردیبهشت-۱۳۹۴, ۱۳:۲۳:۲۷)salehjg نوشته است: [ -> ]سلام
بله درسته
بعدش میتونید از این تاپیکی که پایین لینک دادم، پیش برید
http://www.iranled.com/forum/thread-1954...#pid228942
اصلا سخت نیس برای ise
ولی همچنان با quartus مشکل دارم
من همش به error های مختلفی بر می خورم مثل اینها:
Multiple declarations of "=" included via multiple use clauses; none are made directly visibleDetermining compilation order of HDL files
Multiple declarations of "=" included via multiple use clauses; none are made directly visible
Unit <behavioral> ignored due to previous errors.
یا این که خیلی هم زیاد باهاش روبرو میشم:
The Top module has not been specified. This can happen if no sources have been added to the project,
1. اگه پروژه تون حجمش زیاد نیست، راحت تره که آپلود کنید تا چک بشه
2. باید با کلیک راست کردن روی فایل vhd اصلی که اجزای سیستم تون توش به هم وصل شدن، top level اش کنید (از همون تولباکس سمت چپی)
3. اون اررور پست ماقبل آخری که نوشتین، مشکل از اشتباه در برنامه نویسی فایل vhdl اتون هست...
این یه برنامه است برای ساخت یه پالس یک ثانیه
چه جوری top level کنم؟
ولی وقتی check syntax رو میزنم error نداره ها
شاید فایل تست بنچ تون رو ادیت نکردید
بعد ساخت اوتوماتیک توسط ISE باید پروسه های مربوط به کلاک و تاخیر های هر سیکل از کلاک رو تعیین کنید(فایل رو دستی تغییر بدید)
تصاویر زیر هم مراحل تاپ لول کردن و شبیه سازی یه...
موفق باشین
در ضمن فایل تست بنچ باید در حالت SIMULATION اضافه بشه
وگرنه ISE اونو به عنوان فایل توصیف کننده ی سیستم سنتز میکنه و چون داخل فایل تست بنچ دستورات غیرقابل سنتز وجود دارن، ارور میده
(۰۴-اردیبهشت-۱۳۹۴, ۱۵:۴۲:۱۶)salehjg نوشته است: [ -> ]در ضمن فایل تست بنچ باید در حالت SIMULATION اضافه بشه
وگرنه ISE اونو به عنوان فایل توصیف کننده ی سیستم سنتز میکنه و چون داخل فایل تست بنچ دستورات غیرقابل سنتز وجود دارن، ارور میده
یعنی اول بزارمش تو مد simulation بعد فایل test bench رو ایجاد کنم؟
چون تا الان من همین روش رو میرم بغیر از این که من گزینه set as top moduleندارم