مشكل در VHDL

[mahtab13]

سلام.

من كار نكردم، اما طبق error ظاهرا مشكل از test bench اي هست كه نوشتيد نه كد خود برنامه.
test bench رو يه بار ديگه كنترل كنيد ،( شايد هم مشكل از جاي ديگه اي باشه! )اميدوارم حل بشه ...

موفق باشيد.

ممنونم
اما منم چون همین فکر رو کردم کلا اومدم بی خیال تست بنچ شدم و رفتم دستی به پورت ورودی م counter دادم ولی همچنان همون errorها و ...
من تیکه به تیکه سیگنالها رو چک کردم و همه چی درسته
فقط اونجایی که سیگنال نهایی رو با انتساب سیگنال به پورت خروجی entityم می دم انتساب انجام نمی شه و پورتم هم چنان unknown می مونه!
نمی دونم چرا!
واقعا دیگه چیزی به عقلم نمی رسه

ینی فک کنم یه جای این کد انجام نمی شه یا ... :

code (1 downto 0) <= temp (7 downto 6) when "11",
temp (5 downto 4) when "10",
temp (3 downto 2) when "01",
temp (1 downto 0) when others;

L1 : priority16to4 port map (r , code , active );

حل شد!
یه component اضافی از کل ماژولم تعریف کرده بودم! (recurrenc)

سپاس

[shabnams]

سلام میشه لطفا ی فایل آموزشی برای نوشتن test bench معرفی کنید؟؟

[salehjg]

سلام میشه لطفا ی فایل آموزشی برای نوشتن test bench معرفی کنید؟؟

سلام
لطفا یه تاپیک جدید برای سوالتون بزنید

فعلا اینو داشته باشید:
http://www.iranled.com/forum/thread-1954...#pid228998

[Ambassador]

تاپیک زنده کنم
سلام
صالح جان اون گزینه TOP LEVEL دقیقا کجاس؟

http://s9.picofile.com/file/8305990934/9...3.rar.html

اینا کلا فایل هایی هستن که کد زدم یه نگاه بهشون بندازی ممنون میشم

[salehjg]

تاپیک زنده کنم
سلام
صالح جان اون گزینه TOP LEVEL دقیقا کجاس؟

http://s9.picofile.com/file/8305990934/9...3.rar.html

اینا کلا فایل هایی هستن که کد زدم یه نگاه بهشون بندازی ممنون میشم

سلام

Top Level به اون فایلی میگن که کامپوننت های سازنده سیستم به هم وصل شدن و سیگنال های ورودی و خروجی کل سیستم، توش تعریف شده.
معمولا تست بنچ رو برای این فایل طراحی میکنن

البته میتونی ماژول ها و کامپوننت ها رو تک تک هم تست کنی که در این صورت داخل تست بنچ unit under test یا uut رو از اون کامپوننت instance میگیری.

رسوندم منظورم رو؟

الان داخل این فایل rar کلی پروژه ی جدا جدا داری که میتونی داخل هر پروژه برای entity ای که طراحی کردی، تست بنچ بنویسی و از صحت عملکردشون مطمئن بشی

یا کل سیستم رو با این کامپوننت ها طراحی کنی و در آخرین مرحله تست بنچ رو برای toplevel ات بنویسی تا از عملکرد کل سیستم مطمئن بشی

[Ambassador]

ممنون.بزار ببینم مدیریت محترم اجاز پیوست بهم میدن تا عکس هم بزارم

من اینجور متوجه شدم... الان همه فایل هایی که دارم رو داخل KAGGE ادد کردم. وباید روی اسمه آیسیم راست کلیک کنم و گزینه NEW SOURC و بعد هم VHDL TEST BENCH
درسته؟

[salehjg]

ممنون.بزار ببینم مدیریت محترم اجاز پیوست بهم میدن تا عکس هم بزارم

من اینجور متوجه شدم... الان همه فایل هایی که دارم رو داخل KAGGE ادد کردم. وباید روی اسمه آیسیم راست کلیک کنم و گزینه NEW SOURC و بعد هم VHDL TEST BENCH
درسته؟

آره
درسته