[سوال] مشکلاتی که VHDL یا Verilog داریم...

[salehjg]

سلام
یه تاپیک خوب برای این نوع مشکلات :)

---

دوستان مشکل این کد من چیه؟
سنتز نمیشه....

کد:

----------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date:    22:48:29 08/29/2012
-- Design Name:
-- Module Name:    top01 - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity top01 is
    Port ( out01 : buffer  STD_LOGIC :='0';
           out02 : buffer  STD_LOGIC :='0';
              reset : in std_logic;
           clk : in  STD_LOGIC);
end top01;

architecture Behavioral of top01 is

begin
    process(clk,reset)
        variable count: integer range 0 to 1000 :=0;
    begin
    if(reset = '1')then
        count := count +1;
        if( count >900 )then
            count :=0;
            if(out01 = '0') then
                out01 <='1';
            else
                out01 <='0';
            end if;
        end if;
    else
        count:=0;
    end if;
    end process;

end Behavioral;

کد:

FATAL_ERROR:Xst:xstrtlviewer.c:2417:1.85 - Unsupported macro type (LPM_LATCH_) in FillNodePropFromMacroBas Process will terminate. For technical support on this issue, please open a WebCase with this project attached at http://www.xilinx.com/support.

**********************

کد:

WARNING:Xst:819 - "top01.vhd" line 40: One or more signals are missing in the process sensitivity list. To enable synthesis of FPGA/CPLD hardware, XST will assume that all necessary signals are present in the sensitivity list. Please note that the result of the synthesis may differ from the initial design specification. The missing signals are:
<reset>, <out01>
WARNING:Xst:647 - Input <clk> is never used. This port will be preserved and left unconnected if it belongs to a top-level block or it belongs to a sub-block and the hierarchy of this sub-block is preserved.
WARNING:Xst:1306 - Output <out02> is never assigned.
WARNING:Xst:737 - Found 1-bit latch for signal <out01>. Latches may be generated from incomplete case or if statements. We do not recommend the use of latches in FPGA/CPLD designs, as they may lead to timing problems. Found 10-bit adder for signal <count$add0000> created at line 44. Found 10-bit comparator greater for signal <out01$cmp_gt0000> created at line 45. Summary:

اولی error هاست.
دومی warning هاست

با ise کار میکنم. ورژن 11

[salehjg]

سلام
پیداش کردم.
کد بالا قابل سنتز نبود ولی می تونستم شبیه سازیش کنم و ارور نمیداد

وقتی کد زیر اضافه بشه همه چیز کار میکنه.

کد:

if(clk'event and clk='1' ) then
...
..

end if;

[sepideh87]

verilog يا vhdl ؟؟؟
اين دو زبان با هم فرق دارن

[Ambassador]

سلام صالح جان, میشه لینک خوب از دانلود نرم افزار vhdl بدین.

verilog يا vhdl ؟؟؟
اين دو زبان با هم فرق دارن

اینطور که من متوجه شدم هر دو خوبن فقط توبعضی موارد یکی بهتر از دیگریه.

[salehjg]

سلام
محیطی که توش برنامه نویسی باید کرد بستگی به شرکت cpld یا fpga داره
من با ISE کار کردم که مال xilinix هه
Xilinix ISE 14
برای دانلود آخرین نسخه با لایسنس به این لینک برید...

---

http://p30download.com/fa/entry/49796/

[Ambassador]

صالح جان اون 7 گیگه :-) !!

میگم من باید با یه چیزی به اسمه Active... کار کنم . منظورش اینه؟

http://mohandesyar.com/%D9%86%D8%B1%D9%8...ctive-hdl/

[salehjg]

صالح جان اون 7 گیگه :-) !!

میگم من باید با یه چیزی به اسمه Active... کار کنم . منظورش اینه؟

http://mohandesyar.com/%D9%86%D8%B1%D9%8...ctive-hdl/

والا من با active hdl کار نکردم...
ولی این مدل برنامه ها هستن... زیادن...

مثلا خود آلتیوم هم میشه برنامه نوشت و pcb زد براش...


اما یادم میاد قبلا یکی پست زده بود برای aldec active hdl....
که به نتیجه نرسید...
فکر نکنم حجم active .... هم کم باشه...


این ise 14 ظاهرا درسته...
من که دانلودش کردم.... لایسنس هم داشت بغلش...
در کل خوبه

[Ambassador]

صبح بخیر . میگم مرتضی جان ک رفتن شما باید جاشون حرف زیاد بزنید :-)

اون کامله انشاا.. دانلود میکنم منتهی یک ماهی طول میکشه :-)

modelsim چطوره ؟

طرف دوتا ازش معرفی کرد, یکی active و یکی هم modelsim

---

این Xilinix ISE 14 شبیه سازی هم داره؟

بعدش چرا اون لینک رو می خوام باز کنم نود بلوکش میکنه؟!

[Ambassador]

سلام

صالح جان می خوام دانلود کنم مطمئنید که کرکش هم هست ؟

[salehjg]

سلام

صالح جان می خوام دانلود کنم مطمئنید که کرکش هم هست ؟

سلام
والا نمیدونم... من که چند تا پروژه داشتم توی ise11 نوشته بودمشون

آوردمشون توی همین ise14 سنتز کردم، همه چیز درست بود
لایسنس هم مشکلی نداشت...
شبیه سازی هم میکنه
خودش یه شبیه ساز به اسم ISIM داره... کارش درسته

البته میتونه به شبیه ساز های خارجی هم وصل بشه مثل model sim که من کار نکردم.. و سخت میشه نسخه ی درست حسابی ازش رو گیر آورد...


اون عکس رو هم گذاشتم... ببینید
سمت راست شبیه ساز هه
سمت چپ خود ise
اون وسطی هم لایسنس منیجر هستش...

بازم از هرکجا بگین، عکس میزارم...


دانلود 7 گیگی خوش بگذره

---

در ضمن سایت پی30 دانلود رو nod32 بلاک کرده

اینم راهنما برای رفع اش:
   

[Ambassador]

سلام

خب صالح جان من دانلود کردم و نصب. حالا چطور باید کرکش کنم؟

داخل انجمن خودشون هم درخواست کرکش رو دادم.